代码 - 第31页程序园

第四章：简单逻辑门

简单逻辑门复习 [*]第一章：需要一台计算机，在研究其组成的方向上进行努力 [*]第二章：知道了计算机由输入设备、存储器、运算器和输出设备组成，这个体系目前还在沿用 [*]第三章：了解了计算机使用二进制（0 和 1）表示所有数据 TL; ...

泻缥 2025-6-5 13:35

985 0 0

等精度频率计的设计与验证

文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核最终框图 ...

榕闹 2025-6-5 09:23

556 0 0

verilog 中实现 sram 代码

目录 [*]verilog/systemverilog中sram的实现 [*]sram的基本知识 [*]verilog/systemverilog中sram的实现 [*]单口SSRAM(同步SRAM) [*]单时钟简双口SSRAM(同步SRAM) [*]单时钟真双口SSRAM(同步SRAM) [*]双时钟简双口SSRAM(同步SRAM) [*] ...

染罕习 2025-6-5 09:22

734 0 0

valid/ready握手机制及verilog代码

目录 [*]valid/ready握手协议 [*]valid/ready状态机 [*]verilog实现代码 [*]波形文件 valid/ready握手协议在两个模块之间传输数据时候，可以使用valid/ready握手协议，保证数据传输的有效性。发送方准备发送数据时，它发送valid信号 ...

官厌 2025-6-5 09:22

549 0 0

一个问题：六位八段数码管（Verilog）

【基本信息】需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇）芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、八段【最终成果图】经过多轮测试，最后代码程序满足设计要求，但结合仿 ...

怃膝镁 2025-6-5 09:21

78 0 0

串口收发UART（Verilog HDL）

UART（Universal Asynchronous Receiver Transmitter，通用异步收发器）是一种异步串行通信协议，主要用于计算机和嵌入式系统之间的数据交换。实现UART通信的接口规范和总线标准包括RS-232、RS449、RS423和RS485等，接口标准规定了通信 ...

玻倌瞽 2025-6-5 09:21

434 0 0

verilog实现格雷码和二进制码的相互转换

目录 [*]格雷码的介绍 [*]二进制码转化为格雷码 [*]格雷码转化为二进制码 [*]verilog实现代码格雷码的介绍在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小 ...

柴古香 2025-6-5 09:21

646 0 0

QuartusII调用 PLL_IP核方法（Mega Wizard）

【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4 【PLL ...

舒娅友 2025-6-5 09:21

597 0 0

FPGA时序约束基础

一、时序约束的目的由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为 ...

骛扼铮 2025-6-5 09:20

180 0 0

Flash驱动控制--芯片擦除（SPI协议）

摘要：本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。关键词：SPI；Verilog HDL；Flash 【SPI协议通信模式】 SPI是Motoro ...

阕阵闲 2025-6-5 09:20

1053 0 0

scala函数式编程

参考https://juejin.cn/post/7006243598714798094https://www.cnblogs.com/listenfwind/p/11209383.htmlhttps://docs.scala-lang.org/zh-cn/scala3/book/introduction.htmlhttps://bbs.huaweicloud.com/blogs/126988https://bbs.huaweicl ...

拼潦 2025-6-5 09:20

205 0 0

【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位

Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台软件平台：操作系统：Windows 8.1 64-bit 开发套件：Vivado201 ...

韩素欣 2025-6-5 09:19

212 0 0

FPGA驱动adc128s052的几个问题

FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册 ...

吁寂 2025-6-5 09:19

772 0 0

通过matlab代码将任意图片生成coe/mif文件

一、功能介绍通过matlab代码将任意尺寸、任意格式（jpg/png等）的图片转成coe/mif文件，以便将图片数据存入FPGA的片内ROM中，用于图片显示或供其他模块读取，这种使用FPGA片内ROM进行图片存储的方法，避免了对外部存储器的依赖。 ps ...

汝雨竹 2025-6-5 09:19

533 0 0

基于CPLD/FPGA的呼吸灯效果实现（附全部verilog源码）

一、功能介绍此设计可以让你的FPGA板子上那颗LED具有呼吸效果，像智能手机上的呼吸灯一样。以下源码已上板验证通过，大家可直接使用。二、呼吸灯Verilog源码 ps1. 带★号处可根据需要进行修改. ps2. 有需要的话可自行添加rst复位信号. ...

毡轩 2025-6-5 09:19

1007 0 0

CW信号的正交解调

1.CW信号 CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。 CW信号可以看作一种幅度调制信号，类似于幅移键控（2ASK信号）其携带的信 ...

啤愿 2025-6-5 09:19

645 0 0

使用verilog生成各种CRC校验码

一、功能介绍在FPGA进行各种接口通信时，经常会出现对方发来的数据带有CRC校验码，如CRC5、CRC8、CRC16、CRC32等，为了适应不同的情况，我们使用Verilog实现了一个比较通用的CRC计算模块，可生成CRC5/CRC8/CRC16/CRC32等各种宽度的CRC ...

咳镘袁 2025-6-5 09:18

829 0 0

搭建verilog/systemverilog学习环境

目录 [*]仿真软件选择 [*]使用iverilog的基本步骤仿真软件选择 [*]学习verilog或者systemverilog过程中，使用那种仿真软件？当然最好是使用synopsys的vcs+verdi的组合，功能强大，而且大部分公司也使用synopsys的eda软件，如果熟练 ...

忙贬 2025-6-5 09:18

785 0 0

用verilog/systemverilog 设计fifo (2)

目录 [*]异步fifo实现中要解决的问题 [*]信号同步到那个时钟域 [*]读写指针转化为格雷码 [*]格雷码表示的读写地址如何判断空满？ [*]异步fifo verilog代码异步fifo实现中要解决的问题异步fifo和同步fifo功能相似，但是它的读写 ...

阙忆然 2025-6-5 09:18

789 0 0

Scala基本语法

scala的基本语法注释对于scala的注释，简而言之就是一句话，和java的注释一模一样基本语法代码示例：变量和常量（重点）注意： • val 在编程的过程中我们大部分的操作是获取值或者是获取一个创建好的对象,然后操作对象中的属性 ...

酝垓 2025-6-5 09:18

194 0 0

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