用verilog/systemverilog 设计fifo (2)

目录

• 异步fifo实现中要解决的问题
  
  
  
  • 信号同步到那个时钟域
    
  • 读写指针转化为格雷码
    
    
    
    • 格雷码表示的读写地址如何判断空满？
      
    
    
  
  
• 异步fifo verilog代码
  

异步fifo实现中要解决的问题

异步fifo和同步fifo功能相似，但是它的读写由两个时钟信号控制，所以它的设计和同步fifo不同，需要考虑更多的因素。

信号同步到那个时钟域

我们知道，写fifo和写地址更新肯定在写时钟域，也就是在wr_clk的时钟上升沿用以下代码进行更新。
[code]always @ (posedge wr_clk or negedge wr_rst_n) begin        if (!wr_rst_n)                wr_ptr

感谢分享，下载保存了，貌似很强大

谢谢分享，试用一下

谢谢楼主提供！