等精度频率计的设计与验证

文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。
关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核
最终框图：

频率计，即频率计数器，专用于测量被测信号频率，基本工作原理就是当被测信号在特定时间段T内的周期个数为N时，则被测信号的频率freq可以通过公式freq=N/T计算得出。
在EDA设计中，常见的频率测量方法包括频率测量法（适合高频被测信号）、周期测量法（适合低频被测信号）和等精度测量法。频率测量法是通过统计单位时间内上升沿（或下降沿等）来计算频率，而周期测量法是通过测量上升沿（或下降沿等）的时间间隔来计算频率。等精度测量法与前两种不同，其在于门控时间的设定。
【基础原理】

在等精度测量法中，门控时间的长度并非固定，而会根据被测时钟信号的周期进行调整，保证其为被测时钟信号周期的整数倍。在这样的参考门限范围内，同时记录标准时钟和被测时钟信号的周期数，随后通过计算两者的比例关系，得到被测信号的时钟频率。

预先设定一个软件门限，在此门限划定测量参考范围，通过对测量信号Measured_sig上升沿触发，可得到一个相对的参考门限REF_threshold，其是被测时钟周期的整数倍，消除了被测信号存在的±1个时钟周期误差。
测量方法：
参考门限范围内，计数被测信号周期个数为N；给一个高频（固定频率Fs）标准信号，并计数得到其在同样门限下周期个数为Y；借助 N * 1 / Fn = Y * 1/Fs 可知被测信号频率 Fn = Fs * N / Y。
f为被测信号频率的测量值，f'为实际频率，参考门限T；
测量误差β = | f'-f | / f' * 100%，若忽略标准信号的误差，可得到f' = N / （Y ± ΔY）* Fs；
联立得到 β = ΔY/Y *100% ≤ 1/Y = 1/(Fs * T)
结论：被测信号的频率接近或高于标准信号，测量的误差会大，就是说，增大标准信号频率，或者扩大软件门限，这样可提高测量精度。
【时序逻辑设计】

系统时钟sys_clk为50Mhz信号，sys_rst为系统复位。被测信号Measured_sig设定任意频率，thres_cnt门限计数周期定位1.5s（可调），前0.25s为信号保持，在中间的1.00s内是软件门限测量范围，后0.25s为计算时间。actual_thres是参考门限范围，也就是被测信号的实际测量范围，是被测时钟周期的整数倍。

meas_clk_cnt到act_cnt_reg是被测时钟信号相对于参考门限的周期个数测量，最终得到计数N。由被测时钟信号上升沿触发，act_thres_reg对actual_thres做了一个延后保持（打拍），得到计数结束信号act_reg_flag，通过其高电平触发计数值转移值act_cnt_reg保持。std_clk_cnt到std_cnt_reg原理同样如此，是标准高频信号相对于参考门限的周期个数测量，最终得到计数Y，通过公式计算得到被测信号频率。
对上述时序图中的信号，编写Verilog程序：（注意不同的信号触发类型）
[code]parameter   THRES_CNT_MAX = 27'd75_000_000;parameter   THRES_CNT_250MS = 27'd12_500_000;parameter   CNT_STAND_FREP = 27'd100_000_000;assign Std_flag = (Std_reg)&&(!act_thres)?1'b1:1'b0;assign act_reg_flag = (act_thres_reg)&&(!act_thres)?1'b1:1'b0;always @(posedge sys_clk or negedge sys_rst)begin    if(!sys_rst)        thres_cnt