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串口收发UART（Verilog HDL）
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verilog实现格雷码和二进制码的相互转换
目录 [*]格雷码的介绍 [*]二进制码转化为格雷码 [*]格雷码转化为二进制码 [*]verilog实现代码 格雷码的介绍 在一组数的编码中，若任意两个相邻的代码只有一位 ...
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QuartusII调用 PLL_IP核方法（Mega Wizard）
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FPGA时序约束基础
一、时序约束的目的 由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数 ...
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Flash驱动控制--芯片擦除（SPI协议）
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【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位
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FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明 附上adc128s052时序手册 ADC芯片c ...
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CW信号的正交解调
1.CW信号   CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。   ...
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用verilog/systemverilog 设计fifo (2)
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