使用TCL脚本快速创建Quartus工程

在刚开始学习FPGA的时候，使用Quartus Prime的GUI界面创建工程是一个再平常不过的事儿，但是随着项目的增多，有很多项目可能会用到之前项目的代码，如果用GUI界面添加代码也可以，但是总觉得这种方法效率太低（点击New Project Wizard->选择工程目录，输入工程名，顶层文件名->添加工程代码及所需的IP文件->选择器件型号->管脚约束……）。
后面在网上找相关的更高效的方法，最终找到了一种使用TCL脚本快速创建Quartus工程的方法，这里直接贴TCL脚本的一个示例：
点击查看代码

1. # 创建工程
2. project_new -revision TGLV26 -overwrite TGLV26
4. # 添加源码文件
6. # 顶层文件
7. set_global_assignment -name VERILOG_FILE ../src/TGTop.v
8. # a文件夹
9. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
10. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
11. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
12. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
13. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
14. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
15. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
16. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
17. set_global_assignment -name VERILOG_FILE ../src/a/xxx.v
18. # b文件夹
19. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
20. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
21. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
22. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
23. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
24. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
25. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
26. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
27. set_global_assignment -name VERILOG_FILE ../src/b/xxx.v
28. # Position文件夹
29. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
30. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
31. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
32. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
33. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
34. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
35. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
36. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
37. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
38. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
39. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
40. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
41. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
42. set_global_assignment -name VERILOG_FILE ../src/c/xxx.v
43. # TransportCtr文件夹
44. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
45. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
46. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
47. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
48. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
49. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
50. set_global_assignment -name QXP_FILE ../src/d/xxx.qxp
51. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
52. set_global_assignment -name VERILOG_FILE ../src/d/xxx.v
54. # 添加IP核
55. set_global_assignment -name QSYS_FILE ../ip/xxx.qsys
56. set_global_assignment -name QIP_FILE ../ip/RAM/xxx.qip
57. set_global_assignment -name QIP_FILE ../ip/ID/xxx.qip
58. set_global_assignment -name QIP_FILE ../ip/PLL/xxx.qip
59. set_global_assignment -name QSYS_FILE ../ip/DUALBOOT/xxx.qsys
60. # 头文件
61. set_global_assignment -name SOURCE_FILE ../src/xxx.h
62. set_global_assignment -name SOURCE_FILE ../src/xxx.h
65. # 添加时序约束文件
66. set_global_assignment -name SDC_FILE ../src/xxx.sdc
68. # TCL脚本
69. set_global_assignment -name TCL_SCRIPT_FILE ../src/xxx.tcl
70. set_global_assignment -name TCL_SCRIPT_FILE ../src/xxx.tcl
71. set_global_assignment -name TCL_SCRIPT_FILE ../src/xxx.tcl
73. # 设置工程的顶层模块
74. set_global_assignment -name TOP_LEVEL_ENTITY TGTop
75. #------------------GLOBAL--------------------#
76. set_global_assignment -name FAMILY "MAX 10"
77. set_global_assignment -name DEVICE 10M16SAU169I7G
78. set_global_assignment -name EXTERNAL_FLASH_FALLBACK_ADDRESS 00000000
79. set_global_assignment -name USE_CONFIGURATION_DEVICE OFF
80. set_global_assignment -name INTERNAL_FLASH_UPDATE_MODE "DUAL IMAGES"
81. set_global_assignment -name FLOW_ENABLE_POWER_ANALYZER ON
83. # 输出bitstream文件夹
84. set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files
85. set_global_assignment -name VERILOG_INPUT_VERSION SYSTEMVERILOG_2005
86. # 设置seed值
87. set_global_assignment -name SEED 7
88. # 预处理脚本
89. set_global_assignment -name PRE_FLOW_SCRIPT_FILE "quartus_sh:../src/VersionGen.tcl"
90. # 后处理脚本
91. set_global_assignment -name POST_FLOW_SCRIPT_FILE "quartus_sh:../src/BitstreamGen.tcl"
92. # 并行编译可使用的最大处理器数
93. set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL
96. #------------------ 引脚约束 --------------------#
98. source "../src/xxx.tcl"
100. #--------------------------------------------#
101. # 将所有约束写入qsf文件
102. export_assignments
104. # 关闭工程
105. # project_close

复制代码

只需创建一个工程文件夹，并在TCL脚本中描述所需的verilog源码文件和IP文件的路径，然后再打开quartus软件，并打开TCL Console窗口，在指令行中输入cd E:/Work/Project_Beta/TGTemp/prj（这里改为脚本所在文件路径），然后输入source xxx.tcl(xxx代表tcl脚本的文件名),即可快速创建工程，具体如下图：

来源：程序园用户自行投稿发布，如果侵权，请联系站长删除
免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容，谢谢合作！