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【日记】现在的孩子真是不怕大人呢（1975 字）

正文　　时间太晚了，而且想写的内容有点多，就不写在日记本上了。　　不过说内容多，其实也只有两件事情。其他的就一笔带过吧。一件关于灵，另一件事关于遇见的孩子。　　首先说说工作，今天真的如昨天预料的那样，特别忙。开一个户 ...

釉她 2025-6-5 13:59

81 0 0

使用zig语言制作简单博客网站（一）项目搭建

zig环境搭建 [*]zig安装：下载zig （我们使用稳定的0.13版本）并解压，把zig所在目录添加到系统环境变量，cmd输入zig version进行验证 [*]zls（zig语言服务）安装：下载zls 并解压，把zls所在目录添加到系统环境变量，cmd输入zls --ver ...

卢莹洁 2025-6-5 13:50

983 0 0

【日记】我不想调回去啊啊啊（341 字）

正文　　新电脑不知道为什么有时键盘会突然没反应。　　今天没有客户，工作上几乎没什么可说的。唯一听到的消息，似乎是我可能不久之后就要被调回去，因为市分行有人要人事调动。　　救命啊！我不想回市分行。在下面吃住都比市分行好 ...

迫蔺 2025-6-5 13:48

463 0 0

【日记】世界上居然有压力这么大的工作（1079 字）

正文　　眼睛好疼。　　今晚的应酬没跑掉，毕竟是全行性质的，也跑不了。还好底层员工自动一桌，领导一桌。领导那桌各种喝酒、陪客、讲话，员工这桌就只有：“啊，这菜好咸。” 或者是：“你们有谁要酸奶的？” 　　拿过来的酸奶是常 ...

汲佩杉 2025-6-5 13:41

806 0 0

第四章：简单逻辑门

简单逻辑门复习 [*]第一章：需要一台计算机，在研究其组成的方向上进行努力 [*]第二章：知道了计算机由输入设备、存储器、运算器和输出设备组成，这个体系目前还在沿用 [*]第三章：了解了计算机使用二进制（0 和 1）表示所有数据 TL; ...

泻缥 2025-6-5 13:35

919 0 0

数学人教版三年级上册第三单元测评卷

微信扫码直接下载一到六年级的各科试卷电子版本文来自博客园，作者：试卷小助手转载请注明原文链接！来源：程序园用户自行投稿发布，如果侵权，请联系站长删除免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容 ...

煞赶峙 2025-6-5 10:11

610 0 0

用verilog/systemverilog 设计fifo (1)

目录 [*]fifo的基本原理 [*]基于计数器的同步fifo实现(1) [*]基于计数器的同步fifo实现(2) [*]基于高位扩展法的fifo实现 fifo的基本原理 FIFO(first in first out)，即先进先出存储器，功能与数据结构中的队列相似。在IC设计中，FIFO ...

颓哀 2025-6-5 09:23

722 0 0

等精度频率计的设计与验证

文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核最终框图 ...

榕闹 2025-6-5 09:23

502 0 0

verilog 中实现 sram 代码

目录 [*]verilog/systemverilog中sram的实现 [*]sram的基本知识 [*]verilog/systemverilog中sram的实现 [*]单口SSRAM(同步SRAM) [*]单时钟简双口SSRAM(同步SRAM) [*]单时钟真双口SSRAM(同步SRAM) [*]双时钟简双口SSRAM(同步SRAM) [*] ...

染罕习 2025-6-5 09:22

675 0 0

valid/ready握手机制及verilog代码

目录 [*]valid/ready握手协议 [*]valid/ready状态机 [*]verilog实现代码 [*]波形文件 valid/ready握手协议在两个模块之间传输数据时候，可以使用valid/ready握手协议，保证数据传输的有效性。发送方准备发送数据时，它发送valid信号 ...

官厌 2025-6-5 09:22

496 0 0

一个问题：六位八段数码管（Verilog）

【基本信息】需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇）芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、八段【最终成果图】经过多轮测试，最后代码程序满足设计要求，但结合仿 ...

怃膝镁 2025-6-5 09:21

17 0 0

串口收发UART（Verilog HDL）

UART（Universal Asynchronous Receiver Transmitter，通用异步收发器）是一种异步串行通信协议，主要用于计算机和嵌入式系统之间的数据交换。实现UART通信的接口规范和总线标准包括RS-232、RS449、RS423和RS485等，接口标准规定了通信 ...

玻倌瞽 2025-6-5 09:21

379 0 0

verilog实现格雷码和二进制码的相互转换

目录 [*]格雷码的介绍 [*]二进制码转化为格雷码 [*]格雷码转化为二进制码 [*]verilog实现代码格雷码的介绍在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小 ...

柴古香 2025-6-5 09:21

584 0 0

QuartusII调用 PLL_IP核方法（Mega Wizard）

【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4 【PLL ...

舒娅友 2025-6-5 09:21

540 0 0

FPGA时序约束基础

一、时序约束的目的由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为 ...

骛扼铮 2025-6-5 09:20

123 0 0

Flash驱动控制--芯片擦除（SPI协议）

摘要：本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。关键词：SPI；Verilog HDL；Flash 【SPI协议通信模式】 SPI是Motoro ...

阕阵闲 2025-6-5 09:20

982 0 0

DP学习总结

动态规划是一种通过把原问题分解为相对简单的子问题的方式求解复杂问题的方法。 -----OI Wiki 例.1-最大子段和分析 DP四步 ⑴定义状态定义\(dp_i\)表示以\(i\)结尾的最大子段和 ⑵分析答案答案即\({\max}^{i\in[1,n]}_{dp_i}\) ...

邹语彤 2025-6-5 09:20

544 0 0

scala函数式编程

参考https://juejin.cn/post/7006243598714798094https://www.cnblogs.com/listenfwind/p/11209383.htmlhttps://docs.scala-lang.org/zh-cn/scala3/book/introduction.htmlhttps://bbs.huaweicloud.com/blogs/126988https://bbs.huaweicl ...

拼潦 2025-6-5 09:20

119 0 0

【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位

Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台软件平台：操作系统：Windows 8.1 64-bit 开发套件：Vivado201 ...

韩素欣 2025-6-5 09:19

153 0 0

FPGA驱动adc128s052的几个问题

FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册 ...

吁寂 2025-6-5 09:19

717 0 0

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	【日记】世界上居然有压力这么大的工作（1079 字）正文　　眼睛好疼。　　今晚的应酬没跑掉，毕竟是全行性质的，也跑不了。还好底层员工自动一桌，领导一桌。领导那桌各种喝酒、陪客、讲话，员工这桌就只有：“啊，这菜好咸。” 或者是：“你们有谁要酸奶的？” 　　拿过来的酸奶是常 ... 汲佩杉 2025-6-5 13:41 806 0 0
	第四章：简单逻辑门简单逻辑门复习 []第一章：需要一台计算机，在研究其组成的方向上进行努力 []第二章：知道了计算机由输入设备、存储器、运算器和输出设备组成，这个体系目前还在沿用 []第三章：了解了计算机使用二进制（0 和 1）表示所有数据 TL; ... 泻缥 2025-6-5 13:35* 919 0 0
	数学人教版三年级上册第三单元测评卷微信扫码直接下载一到六年级的各科试卷电子版本文来自博客园，作者：试卷小助手转载请注明原文链接！来源：程序园用户自行投稿发布，如果侵权，请联系站长删除免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容 ... 煞赶峙 2025-6-5 10:11 610 0 0
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	verilog 中实现 sram 代码目录 []verilog/systemverilog中sram的实现 []sram的基本知识 []verilog/systemverilog中sram的实现 []单口SSRAM(同步SRAM) []单时钟简双口SSRAM(同步SRAM) []单时钟真双口SSRAM(同步SRAM) []双时钟简双口SSRAM(同步SRAM) [] ... 染罕习 2025-6-5 09:22 675 0 0
	valid/ready握手机制及verilog代码目录 []valid/ready握手协议 []valid/ready状态机 []verilog实现代码 []波形文件 valid/ready握手协议在两个模块之间传输数据时候，可以使用valid/ready握手协议，保证数据传输的有效性。发送方准备发送数据时，它发送valid信号 ... 官厌 2025-6-5 09:22 496 0 0
	一个问题：六位八段数码管（Verilog）【基本信息】需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇）芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、八段【最终成果图】经过多轮测试，最后代码程序满足设计要求，但结合仿 ... 怃膝镁 2025-6-5 09:21 17 0 0
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	QuartusII调用 PLL_IP核方法（Mega Wizard）【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4 【PLL ... 舒娅友 2025-6-5 09:21 540 0 0
	FPGA时序约束基础一、时序约束的目的由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为 ... 骛扼铮 2025-6-5 09:20 123 0 0
	Flash驱动控制--芯片擦除（SPI协议）摘要：本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。关键词：SPI；Verilog HDL；Flash 【SPI协议通信模式】 SPI是Motoro ... 阕阵闲 2025-6-5 09:20 982 0 0
	DP学习总结动态规划是一种通过把原问题分解为相对简单的子问题的方式求解复杂问题的方法。 -----OI Wiki 例.1-最大子段和分析 DP四步 ⑴定义状态定义\(dp_i\)表示以\(i\)结尾的最大子段和 ⑵分析答案答案即\({\max}^{i\in[1,n]}_{dp_i}\) ... 邹语彤 2025-6-5 09:20 544 0 0
	scala函数式编程参考https://juejin.cn/post/7006243598714798094https://www.cnblogs.com/listenfwind/p/11209383.htmlhttps://docs.scala-lang.org/zh-cn/scala3/book/introduction.htmlhttps://bbs.huaweicloud.com/blogs/126988https://bbs.huaweicl ... 拼潦 2025-6-5 09:20 119 0 0
	【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位 Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台软件平台：操作系统：Windows 8.1 64-bit 开发套件：Vivado201 ... 韩素欣 2025-6-5 09:19 153 0 0
	FPGA驱动adc128s052的几个问题 FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册 ... 吁寂 2025-6-5 09:19 717 0 0