CMOS版图分析
Deep NWell 由于PMOS和NMOS共同做在一个基底上，因此必须要进行隔离。隔离的方式就是NMOS上会再铺设一层DNW。
原理：
N-well与P型衬底（P-sub）形成 PN结，当N-well接电源电压（VDD）、P-sub接地（GND）时，PN结处于反向偏置状态。反向偏置会在结区形成耗尽层（Depletion Region），该区域载流子浓度极低，电阻极高（可达兆欧级），可阻断NMOS和PMOS器件的电流泄漏，由此可以阻断产生的闩锁效应。
NW 最底下一层淡白色的框 => 和文字和衬底是连接在一起的 表示的是 NWell ，PMOS是直接制作在N型衬底上的，NWell 连接电源电压VDD
OD 红色方块 => 定义晶体管位置的区域。在芯片制造中，没有 OD 的地方是厚的场氧化层（绝缘），有 OD 的地方是可以做源极（Source）、漏极（Drain）和沟道的地方。有源区 (Active Area / Oxide Diffusion) 不要把 OD 当作衬底。衬底是整块硅片（通常是 P 型）。OD 只是在衬底上开的“窗口”。如果没有 OD，那里就是绝缘体。
PO 蓝色的方块 => 代表多晶硅 (Polysilicon) 制造栅极的材料 当 PO 跨过 OD 时，重叠的区域就形成了晶体管的沟道 (Channel)
PP 紫色的方框 => PMOS的底层，P型注入层 (P-Plus Implant) 是一个注入掩膜。它告诉光刻机：“在这个框框里的区域，都要打入 P 型离子” => NMOS有对应的NP层
NP 白色的方框 => NMOS的底层，N型注入层
PDK 的层实际上是 NMOS 的 P-Well (P 阱)或者 P-Substrate Logic Definition (P 衬底定义层) 。NMOS 必须坐在一个专门制造的 P-Well 里，这时 PDK 就是告诉光刻机“这里要注入 P 型离子形成 P-Well”
它有两个作用：
[*]配合 N-Well 里的 OD，形成 PMOS 的源漏极。
[*]配合 P-Sub 里的 OD，形成衬底接触 (Pick-up/Tap)。
PMOS会有一层专门的NWELL
[*]PMOS 的体 (Body)是 N-Well，通常需要通过 N+ 注入区（OD区域框定 + PP离子注入+NW-Nwell）连接到 VDD。
[*]NMOS 的体 (Body)是 P-Substrate，通常需要通过 P+ 注入区（OD + NP + PDK）连接到 GND。
VTL_P => 放在了栅极和源极下面的位置。PMOS 低阈值电压注入 (Low Vt Implant for PMOS）这不是物理结构层，而是掺杂注入层。它告诉工厂在这里打入特定的离子，调整 PMOS 的阈值电压（Vth）。
含义：带 LVT (Low Vt) 的器件速度更快，开启电压更低，但漏电流（Leakage）会比标准器件大。这是高性能电路（如 CPU 核心）常用的器件。
CO => 放在源极上方，连接了M1金属，叫做接触孔 (Contact)。这是连接“硅世界”（OD/Poly）和“金属世界”（Metal 1）的电梯。它通常是钨（Tungsten）材质的垂直柱子。没有它，晶体管就无法把电流传导到外部电路。
IP => PMOS和NMOS都有，框定了整个MOS区域，器件识别层 (Identification / Recognition Layer)。LVS（版图电路对照）工具利用这一层来“圈地”，确认：“嘿，这个框框里是一个完整的 MOS 管，请提取它的参数”。如果没有这一层，软件可能不认这个器件。
PDK => 紫色虚线框，只框住了NMOS 写着B
总体层级如下：
[*]第 5 层 (最顶端):M1 (Metal 1)—— 导线，负责传输信号。
[*]第 4 层 (连接层):CO (Contact)—— 垂直的钨插塞，连接 M1 和下面的硅。
[*]第 3 层 (控制层):PO (Poly)—— 栅极，控制开关。
[*]第 2 层 (表面层):OD (Active)—— 硅表面，形成了源极和漏极。
[*]隐形层 2.5:VTL_P —— 渗透在 OD 和 PO 下面的掺杂剂，让这个 PMOS 跑得更快。
[*]第 1 层 (基地):NW (N-Well)—— 容纳 PMOS 的 N 型大澡盆。
[*]第 0 层 (地基):P-Substrate —— 最底下的硅晶圆。
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