数字电路基础实验
写Verilog最重要的是心中要有电路图（这个是官方说法），我觉得也可以理解为你要能知道你自己写出来的Verilog代码能够综合出什么东西来。以下部分是必做题：
实验一 选择器
实验二 译码器和编码器
实验三 加法器与ALU
实验六 移位寄存器及桶形移位器
实验七 状态机及键盘输入
前面三个都很简单，这里我给出做第六第七的思路和代码。
实验六 移位寄存器及桶形移位器
RTL代码
点击查看代码module top( inputclk, inputrst, input in, output seg0, // 改为 7 位 output seg1// 改为 7 位);reg tmp;reg di;// 7 位reg gao; // 7 位always @(posedge clk or posedge rst) begin if (rst) begin tmp
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